Михаил Гук - Аппаратные интерфейсы ПК. Энциклопедия

♦ Биты [7:6] — ITL(Interrupt Trigger Level) — уровень заполнения FIFO-буфера, при котором вырабатывается прерывание:

• 00 — 1 байт (по умолчанию);

• 01 — 4 байта;

• 10 — 8 байт;

• 11–14 байт.

♦ Биты [5:4] зарезервированы.

♦ Бит 3 — разрешение операций DMA.

♦ Бит 2 — RESETTF(Reset Transmitter FIFO) — сброс счетчика FIFO-передатчика (записью единицы; сдвигающий регистр не сбрасывается).

♦ Бит 1 — RESETRF(Reset Receiver FIFO) — сброс счетчика FIFO-приемника (записью единицы; сдвигающий регистр не сбрасывается).

♦ Бит 0 — TRFIFOE(Transmit And Receive FIFO Enable) — разрешение (единицей) режима FIFO для передатчика и приемника. При смене режима FIFO-буферы автоматически очищаются.

LCR— регистр управления линией (настройки параметров канала). Ниже описано назначение бит регистра LCR.

♦ Бит 7 — DLAB(Divisor Latch Access Bit) — управление доступом к делителю частоты.

♦ Бит 6 — BRCON(Break Control) — формирование обрыва линии (посылка нулей) при BRCON=1.

♦ Бит 5 — STICPAR(Sticky Parity) — принудительное формирование бита паритета:

• 0 — контрольный бит генерируется в соответствии с паритетом выводимого символа;

• 1 — постоянное значение контрольного бита: при EVENPAR=1 — нулевое, при EVENPAR=0 — единичное.

♦ Бит 4 — EVENPAR(Even Parity Select) — выбор типа контроля: 0 — нечетность, 1 — четность.

♦ Бит 3 — PAREN(Parity Enable) — разрешение контрольного бита:

• 1 — контрольный бит (паритет или постоянный) разрешен;

• 0 — контрольный бит запрещен.

♦ Бит 2 — STOPВ(Stop Bits) — количество стоп-бит:

• 0–1 стоп-бит;

• 1–2 стоп-бита (для 5-битного кода стоп-бит будет иметь длину 1,5 бит).

♦ Биты [1:0] — SERIALDB(Serial Data Bits) — количество бит данных:

• 00 — 5 бит;

• 01 — 6 бит;

• 10 — 7 бит;

• 11 — 8 бит.

MCR— регистр управления модемом . Ниже описано назначение бит регистра MCR.

♦ Биты [7:5]=0 — зарезервированы.

♦ Бит 4 — LME(Loopback Mode Enable) — разрешение режима диагностики:

• 0 — нормальный режим;

• 1 — режим диагностики (см. ниже).

♦ Бит 3 — IE(Interrupt Enable) — разрешение прерываний с помощью внешнего выхода OUT2; в режиме диагностики поступает на вход MSR.7:

• 0 — прерывания запрещены;

• 1 — прерывания разрешены.

♦ Бит 2 — OUT1C(OUT1 Bit Control) — управление выходным сигналом 1 (не используется); в режиме диагностики поступает на вход MSR.6.

♦ Бит 1 — RTSC(Request To Send Control) — управление выходом RTS; в режиме диагностики поступает на вход MSR.4:

• 0 — активен (-V);

• 1 — пассивен (+V).

♦ Бит 0 — DTRC(Data Terminal Ready Control) — управление выходом DTR; в режиме диагностики поступает на вход MSR.5:

• 0 — активен (-V);

• 1 — пассивен (+V).

LSR— регистр состояния линии (точнее, состояния приемопередатчика). Ниже описано назначение бит регистра LSR.

♦ Бит 7 — FIFOE(FIFO Error Status) — ошибка принятых данных в режиме FIFO (буфер содержит хотя бы один символ, принятый с ошибкой формата, паритета или обрывом). В не FIFO-режиме всегда 0.

♦ Бит 6 — TEMPT(Transmitter Empty Status) — регистр передатчика пуст (нет данных для передачи ни в сдвиговом регистре, ни в буферных регистрах THRили FIFO).

♦ Бит 5 — THRE(Transmitter Holding Register Empty) — регистр передатчика готов принять байт для передачи. В режиме FIFO указывает на отсутствие символов в FIFO-буфере передачи. Может являться источником прерывания.

♦ Бит 4 — BD(Break Detected) — индикатор обрыва линии (вход приемника находится в состоянии 0 не менее чем время посылки символа).

♦ Бит 3 — FE(Framing Error) — ошибка кадра (неверный стоп-бит).

♦ Бит 2 — РЕ(Parity Error) — ошибка контрольного бита (паритета или фиксированного).

♦ Бит 1 — ОЕ(Overrun Error) — переполнение (потеря символа). Если прием очередного символа начинается до того, как предыдущий выгружен из сдвигающего регистра в буферный регистр или в регистр FIFO, прежний символ в сдвигающем регистре теряется.

♦ Бит 0 — DR(Receiver Data Ready) — принятые данные готовы (в DHR или FIFO- буфере). Сброс — чтением приемника.

Индикаторы ошибок — биты [4:1] — сбрасываются после чтения регистра LSR. В режиме FIFO признаки ошибок хранятся в FIFO-буфере вместе с каждым символом. В регистре они устанавливаются (и вызывают прерывание) в тот момент, когда символ, принятый с ошибкой, находится на вершине FIFO (первый в очереди на считывание). В случае обрыва линии в FIFO заносится только один «обрывной» символ, и UART ждет восстановления и последующего старт-бита.