Адриан Вонг - Оптимизация BIOS. Полный справочник по всем параметрам BIOS и их настройкам

Как видите, задержка команды вызвана вовсе не временем ожидания модуля памяти. Задержка определяется временем, которое требуется для контроллера памяти, чтобы конвертировать виртуальные адреса в адреса физической памяти.

Так как задержка вызвана конвертированием адресов, контроллеру памяти требуется больше времени для обработки адресов модулей памяти большого объема. Кроме того, контроллеру необходимо больше времени и в случае наличия большого количества банков.

Эта функция BIOS позволяет выбрать задержку между получением сигнала Chip Selectи моментом, когда контроллер памяти должен начать отправку команд в банк памяти. Чем меньше значение, тем быстрее контроллер памяти сможет начать отправку команд в активированный банк памяти.

Если задержка команды SDRAM слишком велика, производительность может снизиться, так как контроллер памяти будет отправлять команды позже, чем необходимо.

Если задержка команды SDRAM слишком мала, контроллер памяти не сможет передать адреса вовремя, что приведет к потере и повреждению данных.

К счастью, все модули SDRAM (не имеющие буфера) поддерживают задержку команды 1T для четырех банков памяти на канал. После этого может понадобиться задержка команды 2T. Но поддержка 1T различается в зависимости от материнской платы и даже от модели. Проконсультируйтесь с производителем вашей материнской платы, чтобы узнать, поддерживает ли она задержку 1T.

Рекомендуем включить эту функцию, чтобы улучшить производительность памяти. Если возникнут проблемы, отключите данную опцию.

SDRAM Cycle Length (Длительность цикла SDRAM)

Обычные опции:2, 3 (память SDR) или 1.5, 2, 2.5, 3 (память DDR)

При запросе от любой команды чтения строка памяти активируется с помощью RAS.Чтобы считать данные из ячейки памяти, соответствующий столбец активируется с помощью CAS.

Используя сигналы CAS, из одной активной строки можно считать несколько ячеек. Однако при считывании данных из другой строки активная строка должна быть деактивирована. Эта задержка называется ожидание CAS.

Задержка модуля памяти отражается в соответствующих спецификациях. Для JEDEC это первая цифра в последовательности из четырех цифр. Например, если ваш модуль памяти имеет спецификацию 2-3-4-7, задержка CASдля него будет равна 2 циклам.

Эта функция BIOS управляет задержкой (в циклах) между сигналом CAS и моментом, когда данные станут доступны в ячейке памяти. Кроме того, данная опция определяет количество циклов, которое требуется для завершения первой части операции. Другими словами, чем меньше время ожидания CAS, тем быстрее выполняется чтение и запись в память.

Так как активация столбца происходит при каждом считывании данных из новой ячейки памяти, ожидание CAS серьезно влияет на производительность памяти, особенно при использовании модулей SDR SDRAM. При работе с модулями DDR SDRAM эффект не так значителен.

Помните, что некоторые модули памяти могут неправильно работать с низким временем ожидания и терять данные. Мы советуем вам уменьшить настройку данной функции до 2или 2.5циклов, чтобы улучшить производительность памяти. Если система начнет работать нестабильно, увеличьте значение опции.

Интересно: если вы увеличите время ожидания CAS, это позволит модулю памяти работать с более высокой скоростью. Поэтому вы можете увеличить время ожидания CAS, если достигли предела при разгонке модулей SDRAM.

Это следует делать, в первую очередь, с модулями памяти DDR SDRAM, так как ожидание CAS не очень сильно влияет на производительность такой памяти (по сравнению с модулями памяти SDR). Нельзя недооценивать повышенную способность к разгонке при использовании более продолжительного времени ожидания CAS. Если вы хотите разогнать модули памяти DDR SDRAM, подумайте о том, чтобы увеличить время ожидания CAS. Полученное преимущество окупает небольшую потерю производительности.

SDRAM Cycle Time Tras/Trc (Tras/Trc для времени цикла SDRAM)

Обычные опции:5/6, 6/8.

Эта функция BIOS определяет параметры tRASи tRCдля модуля памяти SDRAM.

tRASобозначает Row Active Time(Время активации строки) для SDRAM, то есть период, в течение которого строка остается открытой для передачи данных.

tRCобозначает Row Cycle Time(Время цикла строки) для SDRAM, то есть минимальное количество циклов, которое требуется строке памяти, чтобы пройти полный цикл от активации строки до ее обновления в активную строку.